過去數年，數位電路的測試方法一直隨著科技演進。其中，首次的最大改變是從晶片I/O的功能性測試（以邏輯模擬測試向量為基礎）轉變成以掃描（scan）為基礎的測試方法。當測試的複雜度增加時，以功能性測試法來檢測製程的缺陷（defect）將變得越來越困難（和昂貴）。功能性測試通常具有低的「黏著性測試（stuck-at test）」之覆蓋範圍，並需要大量的人力來開發。需要使用「可測試性設計（Design for Test；DFT）」的方法，才能解決功能性測試的限制問題，譬如：掃描測試和「自動測試樣本產生器（Automatic Test Pattern Generator；ATPG）」──這是針對「黏著性故障（stuck-at fault）」模型。這是一個普遍被接受的觀念：高的黏著性測試之覆蓋範圍是一種確保產品品質的最低要求。必須注意的是，不是所有的公司都同時從功能性測試轉換成以掃描為基礎的ATPG──有些公司具有額外的資源，能夠負擔追加的開銷，仍繼續使用功能性測試法來企求高品質的產品。

除了黏著性測試以外，IDDQ測試（測量一個處於靜態狀態下的裝置之無負載電流量）已經成為一種能確保產品品質的有效方法。大於130 nm的製程，若使用黏著性和IDDQ測試法，通常就足以維持出貨前的產品品質。這是因為過去的製程缺陷，在本質上，大都是屬於靜態的，而靜態的缺陷比較容易以黏著性測試法來發現和解決。此外，它們的無負載洩漏電流是很小的，因此IDDQ可以有效地檢測出許多非靜態的缺陷。

然而，許多公司已經注意到，當尺寸達到130 nm時，上述情況就改變了。在這個尺寸（或更小）中，線路密度、訊號完整性、高頻的需求都使晶片大小逼近於它的極限值。曾經是靜態的缺陷，現在不再是靜態的了；它們已經變成延遲缺陷。在許多案例中，有缺陷的節點雖然可以得到正確的邏輯準位，但是它們的功能性時脈速率會變慢。延遲缺陷的例子包括：電阻短路、電阻斷路和訊號完整性問題。延遲缺陷是比較難被檢測和診斷的，這暴露了傳統測試方法的極限。在130 nm和以下的製程，IDDQ測試法將無法檢測出細小的延遲缺陷，這是因為平均洩電流的增加使得測量的最小單位（resolution）無法再更小。黏著性測試和IDDQ測試仍然可以用來捕抓靜態的和大量的延遲缺陷，但是，它們還需要能有效檢測出延遲缺陷的測試方法來輔助。
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