簡介

低電壓正發射極耦合邏輯 (LVPECL) 是一種既定的高頻差動訊號標準，此標準最早可回溯至 1970 年代以及更早的時期，當時高速 IC 技術僅侷限於 NPN 電晶體而已，由於僅能實現主動上拉，因此外部元件必須被動地將輸出下拉。對於直流電(DC)耦合低電壓正發射極耦合邏輯而言，這些外部元件不僅將輸出驅動器偏置至導通狀態，也終止了相關差動傳輸線。然而，對於首次使用 LVPECL 的使用者而言，在完成輸出級的設計時，此種可實現兩種需求的電路設計彈性，可能會是令他們混淆的來源。他們往往面臨到一系列的終端選項，並且沒有可據以做出選擇的基礎。

本文旨在透過系統化的方式來進行拓撲，以及做出元件規格值的選擇，將會以輸出驅動器的架構以及標準的供電電壓減 2 伏特 (VCC-2V) 的偏壓及終端線路來做為開端。這種終端的特性與限制將會被深入的討論，而且使用較少元件及較低功耗的替代線路 T 與 PI 終端，將會在此進行介紹及說明其特點。除此之外，有著內部終端的時脈接收器之使用，以及偏壓電組的選擇，以及供交流電終端所用之耦合電容，也都會在此一併討論。
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