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確認並解決FPGA設計的時序問題
高密度FPGA設計應用專欄(3)

【作者: Chris Dunlap】   2008年11月05日 星期三

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解決時序限制問題

對於IC設計工程師來說,發現與修正時序限制,是一項常見但相當棘手的問題。研發時間常耗費數月,有時最後卻無法達成時序限制的目標。如何妥善地限制設計,確保設計符合時序目標,這項作業相當繁重且耗神。


時序問題令人頭疼之處,是沒有單一方法能解決每種時序問題。不過我們可藉由推升軟體的極限、最佳化RTL程式碼、或同時合用兩種方法,解決大多數的時序問題。
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