帳號:
密碼:
最新動態
產業快訊
CTIMES / 文章 /
以FPGA電路板建構ASIC原型
節省驗證時間與開發成本

【作者: Cherman Hung】   2006年07月06日 星期四

瀏覽人次:【5817】

根據一項於2004年12月所進行的調查,詢問全球超過兩萬名的開發人員,關於他們如何利用硬體輔助特殊積體應用電路驗證(ASIC verification)。結果發現,目前有三分之一的ASIC設計採用FPGA原型作為驗證方法。



即使ASIC設計的尺寸與複雜度不斷增加,FPGA不論在容量與效能近來都有更進一步的發展,意味著只要利用單一的FPGA,前述設計中的三分之二都可以模型化。然而,仍有三分之一的設計(也就是所有ASIC設計的九分之一)需要多FPGA原型電路板。
...
...

使用者別 新聞閱讀限制 文章閱讀限制 出版品優惠
一般使用者 10則/每30天 0則/每30天 付費下載
VIP會員 無限制 25則/每30天 付費下載

相關文章
FPGA開啟下一個AI應用創新時代
專攻低功耗工業4.0應用 可程式化安全功能添防禦
以設計師為中心的除錯解決方案可縮短驗證時間
移動演算法 而非巨量資料
最大限度精減電源設計中輸出電容的數量和尺寸
相關討論
  相關新聞
» AI「智慧創新大賞」成績揭曉 半導體業勇奪首面金牌
» 經濟部與顯示業瞄準先進封裝需求 首創面板級全濕式解決方案
» 恩智浦半導體執行副總裁將以「邊緣人工智慧:創造自主未來」為題
» 台科大50周年校慶,研揚科技莊永順董事長獲頒「傑出貢獻獎」
» Nordic技術為智慧眼鏡實現自動對焦功能,改善近視和遠視問題


刊登廣告 新聞信箱 讀者信箱 著作權聲明 隱私權聲明 本站介紹

Copyright ©1999-2025 遠播資訊股份有限公司版權所有 Powered by O3  v3.20.1.HK95C47EBRWSTACUKY
地址:台北數位產業園區(digiBlock Taipei) 103台北市大同區承德路三段287-2號A棟204室
電話 (02)2585-5526 #0 轉接至總機 /  E-Mail: webmaster@ctimes.com.tw